[뉴스토마토 오세은 기자] 대만 TSMC와 삼성전자(005930)가 3나노미터(나노미터·1nm는 10억 분의 1m) 공정 기반의 반도체 상용화를 두고 경쟁을 벌이고 있는 가운데 상용화 선착 여부가 향후 양측의 매출을 크게 가를 것으로 전망된다.

 

현재 가장 많이 채택되고 있는 10나노급 D램보다 3나노 기반 반도체 판매 가격이 3배 수준에 이를 것으로 예측되면서다.

 

23일 대만IT전문매체 디지타임즈는 TSMC가 10나노미터 이하 공정부터 웨이퍼(반도체 원재료가 되는 동그란 실리콘 기판) 장당 판매 가격이 기하급수적으로 상승했으며, 특히 3나노의 경우 웨이퍼 장당 가격이 2만달러(약 2700만원)를 넘어섰다고 했다. 

 

반도체 판매 가격은 반도체가 만들어지는 웨이퍼 장당으로 책정된다. 10나노급 D램이 900만~1000만원으로 알려졌는데 3나노는 이와 비교해 3배 수준에 달하는 것이다. 3나노 칩이 10나노 반도체보다 가격이 높게 책정되는 건 공정 미세화로 웨이퍼에 더 많은 반도체를 만들 수 있기 때문이다.

 

나노수치는 반도체 웨이퍼에 그리는 회로 선폭을 말하는데 더 얇게 그릴수록 웨이퍼 한 장에서 더 많은 칩을 생산할 수 있다. 

 

삼성전자는 TSMC보다 먼저 올 상반기에 3나노 양산을 시작했으며, TSMC는 수율 문제로 양산을 미루고 있다. 삼성전자 TSMC는 3나노 상용화에 성공하지 못했지만 양사는 2025년 2나노 양산을 계획하고 있으며, 꿈의 반도체로 불리는 1나노 기술에 대한 로드맵도 꾸리고 있다. 삼성전자는 2027년 1.4나노 공정을 도입한다는 계획이다.

 

특히 삼성전자는 3나노 공정부터 GAA(게이트-올-어라운드) 구조를 채택키로 했다. GAA는 반도체 기본이 되는 트랜지스터의 구조를 나타내는 반도체 용어로 현재 첨단 반도체 공정에 사용되고 있는 핀펫 구조에서 한 단계 더 진화된 차세대 트랜지스터 구조다. 

 

GAA는 게이트가 채널의 3면을 감싸고 있는 핀펫과 달리 채널의 4개 면 모두를 감싸 전류의 흐름을 보다 세밀하게 제어할 수 있다. 게이트와 채널이 닿는 면적이 클수록 전류 흐름을 세밀하게 제어해 전력 효율성이 높아진다. 삼성전자는 4나노 이하에서는 핀펫 구조가 전류 흐름을 정상적으로 통제하지 못한다고 판단해 3나노부터 GAA를 적용하고 있다. 

 

전세계에서 10나노 이하의 미세공정 기술을 가진 회사는 TSMC와 삼성전자 두 곳뿐이다. 삼성과 TSMC가 1나노 수준에 이르는 미세공정 기술 개발에 나서는 건 4차 산업혁명으로 인한 디바이스 기기들이 크기는 더 작되 고성능을 요구하는 쪽으로 발전하고 있기 때문이다.

 

인공지능, 5G, 사물인터넷 등 4차 산업혁명에 따른 기술이 발전하며 디바이스 기기가 더 작아지는 쪽으로 변모하면서 거기에 채택되는 반도체칩이 작아질 수밖에 없다. 때문에 반도체는 작아지지만 전력 효율성은 동시에 더 높여야 한다.  

 

업계 관계자는 “7나노와 비교해서도 3나노 노드 공정은 웨이퍼에 더 많은 반도체가 만들어지기 때문에 반도체 판매가격이 상승되고 1나노는 더 올라갈 수밖에 없는 구조”라고 말했다.

 

지난 6월 사장단 회의에서 이재용 삼성전자 회장은 “세상에 없는 기술에 투자해야 한다. 미래 기술에 우리의 생존이 달려 있다”고 말했다.

 

 

오세은 기자 ose@etomato.com